TSMC: Sản xuất thử nghiệm rủi ro quy trình 2nm vào năm tới

Trong báo cáo thường niên mới phát hành, Chủ tịch TSMC Deyin Liu và Giám đốc điều hành Chieh-Jia Wei đã tiết lộ tiến trình liên quan đến quy trình 2nm.
Theo bức thư gửi cổ đông, họ đã tăng cường nỗ lực R&D trong năm ngoái, nghiên cứu về công nghệ, đặc biệt là quy trình 2nm, chi 5,47 tỷ đô la cho R&D để mở rộng khả năng lãnh đạo và khác biệt hóa công nghệ của mình.
Đối với quy trình 2nm, TSMC sẽ sử dụng cấu trúc bóng bán dẫn nanosheet với hiệu suất và hiệu suất năng lượng được cải thiện. So với quy trình N3E, quy trình 2nm sẽ tăng tốc độ lên 10%-15% với cùng mức tiêu thụ điện năng hoặc giảm mức tiêu thụ điện năng 25%-30% với cùng tốc độ để đáp ứng nhu cầu điện toán tiết kiệm năng lượng ngày càng tăng.
Hiện tại, quá trình phát triển quy trình 2nm đang diễn ra theo đúng kế hoạch, với việc sản xuất thử nghiệm đầy rủi ro vào năm 2024 và sản xuất hàng loạt vào năm 2025.